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第1篇 芯片設(shè)計(jì)經(jīng)理崗位職責(zé)
模擬混合芯片設(shè)計(jì) 經(jīng)理 瀚芯咨詢 上海瀚芯商務(wù)咨詢有限公司,瀚芯咨詢,瀚芯 模擬混合芯片設(shè)計(jì)經(jīng)理 (歐美公司,有海外出差及工作機(jī)會(huì))
design manager - analog and mi_ signal
location: zhangjiang, shanghai
key areas of responsibilities:
lead analog mi_ed signal ip and chip projects in following areas
? audio circuits
? data converters
? plls and oscillators
? filters and amplifiers
? voltage and current references
? ldos and other power management circuits
? dc/dc converters
? i/os and esd protection
lead analog and mi_ed signal team
? manage analog and mi_ signal group which includes design, verification, layout, and validation
? manage projects with us team either as chip and analog and mi_ signal block lead, and willing to travel when needed (typically 2-3 times per year).
? manage outside suppliers of design services
required skills and attributes:
? bs in electrical engineering, or equivalent
? 7 + years, with 2+ years in a leadership role
? deep knowledge of analog and mi_ signal design flows, analog circuits design, and transistor level layout
? skilled in timing analysis, low power design, and tape-out
? e_perience with hspice and cadence schematic tools
? scripting for data manipulation and presentation such as using perl/tcl/shell
? post-silicon validation e_perience including bench debugging ability
? successful group manager in team building, development, and retention
? successful project management e_perience with effective and proactive interpersonal and communication skills and an ownership mindset
? motivated team player with customer and quality focus
? technical capability to work independently and hands-on as a self-starter
? analytical and persistent in resolving technical issues.
? possess strong work ethics with honesty and integrity
第2篇 ic芯片設(shè)計(jì)工程師崗位職責(zé)
soc ic 芯片設(shè)計(jì)工程師 soc設(shè)計(jì)工程師
職位描述
1. arm soc 架構(gòu)設(shè)計(jì)
2. arm soc 頂層集成
2. arm soc 的模塊設(shè)計(jì)
任職要求must have:
1. 精通 verilog 語(yǔ)言
2. 了解uvm方法學(xué);
3. 2-4年芯片設(shè)計(jì)經(jīng)驗(yàn);
4. 1個(gè)以上的soc 項(xiàng)目設(shè)計(jì)經(jīng)驗(yàn)
5. 精通amba協(xié)議
6. 良好的溝通能力和團(tuán)隊(duì)合作能力
preferred to have:
1. arm 子系統(tǒng)設(shè)計(jì)經(jīng)驗(yàn)
2. amba 總線互聯(lián)設(shè)計(jì)
3. ddr3/4, sd/sdio設(shè)計(jì)經(jīng)驗(yàn)
4. uart/spi/iic 設(shè)計(jì)調(diào)試經(jīng)驗(yàn)
5. 芯片集成經(jīng)驗(yàn)
ic設(shè)計(jì)工程師
職位描述
1. 完成基帶算法的邏輯實(shí)現(xiàn)
2. 完成基帶設(shè)計(jì)的驗(yàn)證
3. 配合后端實(shí)現(xiàn)流程要求,提供時(shí)序約束
任職要求must have:
1. 具有一定芯片設(shè)計(jì)經(jīng)驗(yàn)
2. 精通 verilog,c 語(yǔ)言
3.. 了解uvm方法學(xué);
4. 3-4年算法實(shí)現(xiàn)經(jīng)驗(yàn)
5. 良好的溝通能力和團(tuán)隊(duì)合作能力
preferred to have:
1. 通信導(dǎo)航背景
2. 導(dǎo)航基帶設(shè)計(jì)經(jīng)驗(yàn)
soc設(shè)計(jì)工程師
職位描述
1. arm soc 架構(gòu)設(shè)計(jì)
2. arm soc 頂層集成
2. arm soc 的模塊設(shè)計(jì)
任職要求must have:
1. 精通 verilog 語(yǔ)言
2. 了解uvm方法學(xué);
3. 2-4年芯片設(shè)計(jì)經(jīng)驗(yàn);
4. 1個(gè)以上的soc 項(xiàng)目設(shè)計(jì)經(jīng)驗(yàn)
5. 精通amba協(xié)議
6. 良好的溝通能力和團(tuán)隊(duì)合作能力
preferred to have:
1. arm 子系統(tǒng)設(shè)計(jì)經(jīng)驗(yàn)
2. amba 總線互聯(lián)設(shè)計(jì)
3. ddr3/4, sd/sdio設(shè)計(jì)經(jīng)驗(yàn)
4. uart/spi/iic 設(shè)計(jì)調(diào)試經(jīng)驗(yàn)
5. 芯片集成經(jīng)驗(yàn)
ic設(shè)計(jì)工程師
職位描述
1. 完成基帶算法的邏輯實(shí)現(xiàn)
2. 完成基帶設(shè)計(jì)的驗(yàn)證
3. 配合后端實(shí)現(xiàn)流程要求,提供時(shí)序約束
任職要求must have:
1. 具有一定芯片設(shè)計(jì)經(jīng)驗(yàn)
2. 精通 verilog,c 語(yǔ)言
3.. 了解uvm方法學(xué);
4. 3-4年算法實(shí)現(xiàn)經(jīng)驗(yàn)
5. 良好的溝通能力和團(tuán)隊(duì)合作能力
preferred to have:
1. 通信導(dǎo)航背景
2. 導(dǎo)航基帶設(shè)計(jì)經(jīng)驗(yàn)
第3篇 芯片設(shè)計(jì)驗(yàn)證工程師崗位職責(zé)
芯片設(shè)計(jì)驗(yàn)證工程師 瀚芯咨詢 上海瀚芯商務(wù)咨詢有限公司,瀚芯咨詢,瀚芯 soc 芯片設(shè)計(jì)驗(yàn)證工程師 asic verification engineer
position: ic design verification engineer, or above level
location: shanghai
responsibilities:
-understanding the e_pected functionality of designs.
-developing testing and regression plans.
-verification with verilog / system verilog / uvm
-setup verification testbench in module level and chip level, define and e_ecute verification plan with full functional coverage.
-designing and developing verification environment.
-running rtl and gate-level simulations/regression.
-code/functional coverage development, analysis and closure.
requirements:
-ic verification skills and basic knowledge of logic and circuit design, good communication and problem solving skills.
-system verilog, vmm/ovm/uvm verification methdology.
-industry standard asic design and verification
-master's degree with 5+ years of e_perience
第4篇 芯片設(shè)計(jì)主管崗位職責(zé)
圖形芯片rtl 設(shè)計(jì)主管工程師 成都海光集成電路設(shè)計(jì)有限公司 成都海光集成電路設(shè)計(jì)有限公司,成都海光,海光集成電路,海光 職責(zé)描述:
參與芯片的架構(gòu)設(shè)計(jì),和算法的硬件實(shí)現(xiàn)和優(yōu)化.
– 完成或指導(dǎo)工程師完成模塊級(jí)架構(gòu)和rtl設(shè)計(jì)
– 根據(jù)時(shí)序、面積、性能、功耗要求,優(yōu)化rtl設(shè)計(jì)
– 參與芯片開發(fā)全流程,解決芯片設(shè)計(jì)過(guò)程中的技術(shù)問(wèn)題,確保設(shè)計(jì)、驗(yàn)證、時(shí)序達(dá)成
– 支持軟件、驅(qū)動(dòng)開發(fā)和硅片調(diào)試
任職要求:
電子工程、微電子或相關(guān)專業(yè),本科或碩士6 年以上工作經(jīng)驗(yàn)
– 較強(qiáng)的verilog hdl能力和良好的代碼風(fēng)格, 能夠根據(jù)需求優(yōu)化設(shè)計(jì)
– 熟悉復(fù)雜的數(shù)據(jù)通路與控制通路的邏輯設(shè)計(jì), 有扎實(shí)的時(shí)序、面積、功耗、性能分析能力,較強(qiáng)的調(diào) 試、eco 和硅片調(diào)試能力
– 熟悉前端設(shè)計(jì)各個(gè)流程,包括構(gòu)架、設(shè)計(jì)、和驗(yàn)證,熟悉常用eda 仿真和實(shí)現(xiàn)工具
– 較強(qiáng)的script 能力,比如perl, python, ruby,或相關(guān)語(yǔ)言
– 具備以下任一經(jīng)驗(yàn)者尤佳:熟悉計(jì)算機(jī)體系結(jié)構(gòu)相關(guān)知識(shí)、熟悉cpu 或gpu 軟硬件系統(tǒng)架構(gòu)、熟悉 低功耗設(shè)計(jì)
– 較強(qiáng)的解決問(wèn)題能力,良好的溝通能力和團(tuán)隊(duì)協(xié)作和領(lǐng)導(dǎo)能力
– 良好的英文文檔閱讀與撰寫能力
responsibility:
– work on chip architecture design, implement and improve algorithm hardware.
– implement or guide junior engineer to code or refine block level rtl
– analysis and improve rtl design for timing, area, performance, and power
– take part in all phase of chip development, resolve technical problem in chip development, make sure design, verification, timing is done correctly
– support software/driver development and silicon debug
requirement:
– ms with at least 6 years e_perience of asic design.
– proficient in verilog hdl with good coding style, can improve design according to requirements
– strong design skill, familiar with datapath and control logic
– demonstrated work e_perience with timing analysis, area and power optimizations, performance analysis, debug ability, ecos, and post-silicon debug
– e_perience with all phases of frontend architecture, design and validation
– e_cellent knowledge of popular eda simulation & implementation tools
– good e_perience in scripting languages like perl, python, ruby, uni_ shell or similar languages.
– any knowledge of below domain is a big plus: computer system architecture and design, cpu or gpu architecture and design, low power design
– strong problem solving, communication skills and good team work spirit
– good english skill of document reading and writing
第5篇 芯片設(shè)計(jì)崗位職責(zé)
芯片設(shè)計(jì) 主要職責(zé):
負(fù)責(zé)soc模塊設(shè)計(jì)及rtl實(shí)現(xiàn)。
參與soc芯片的子系統(tǒng)及系統(tǒng)的頂層集成。
參與數(shù)字soc芯片模塊級(jí)的前端實(shí)現(xiàn),包括dc,pt,formality,dft(可測(cè))設(shè)計(jì),低功耗設(shè)計(jì)等。
負(fù)責(zé)數(shù)字電路設(shè)計(jì)相關(guān)的技術(shù)節(jié)點(diǎn)檢查。
精通tcl或perl腳本語(yǔ)言優(yōu)先。
崗位要求:
1、電子工程類、微電子類相關(guān)專業(yè)碩士研究生以上學(xué)歷;5年以上工作經(jīng)驗(yàn),具有成功芯片流片經(jīng)驗(yàn)優(yōu)先;
2、具備較強(qiáng)的溝通能力和團(tuán)隊(duì)合作意識(shí)。 主要職責(zé):
負(fù)責(zé)soc模塊設(shè)計(jì)及rtl實(shí)現(xiàn)。
參與soc芯片的子系統(tǒng)及系統(tǒng)的頂層集成。
參與數(shù)字soc芯片模塊級(jí)的前端實(shí)現(xiàn),包括dc,pt,formality,dft(可測(cè))設(shè)計(jì),低功耗設(shè)計(jì)等。
負(fù)責(zé)數(shù)字電路設(shè)計(jì)相關(guān)的技術(shù)節(jié)點(diǎn)檢查。
精通tcl或perl腳本語(yǔ)言優(yōu)先。
崗位要求:
1、電子工程類、微電子類相關(guān)專業(yè)碩士研究生以上學(xué)歷;5年以上工作經(jīng)驗(yàn),具有成功芯片流片經(jīng)驗(yàn)優(yōu)先;
2、具備較強(qiáng)的溝通能力和團(tuán)隊(duì)合作意識(shí)。
第6篇 芯片設(shè)計(jì)工程師崗位職責(zé)以及職位要求
芯片設(shè)計(jì)工程師職位要求
1.具有3年以上ic dft/邏輯綜合經(jīng)驗(yàn)，具備40nm或28nm流片經(jīng)驗(yàn)優(yōu)先；
2.熟練掌握相關(guān)eda軟件；
3.良好的文檔書寫能力，具備一定的英文讀、寫、聽、說(shuō)能力；
4.具備良好的團(tuán)隊(duì)合作精神和協(xié)調(diào)溝通能力；
5.電子類相關(guān)專業(yè)本科或以上學(xué)歷。
芯片設(shè)計(jì)工程師崗位職責(zé)
1.邏輯綜合，形式驗(yàn)證及靜態(tài)時(shí)序分析；
2.規(guī)劃芯片總體dft方案；
3.實(shí)現(xiàn)scan，boardary scan，bist和analog micro測(cè)試等機(jī)制，滿足測(cè)試覆蓋率要求；
4.測(cè)試向量生成及驗(yàn)證，參與ate上測(cè)試向量的調(diào)試；
5.編寫文檔，實(shí)現(xiàn)資源、經(jīng)驗(yàn)共享。
第7篇 芯片設(shè)計(jì)驗(yàn)證崗位職責(zé)
芯片設(shè)計(jì)驗(yàn)證工程師 杭州國(guó)芯科技股份有限公司 杭州國(guó)芯科技股份有限公司,nationalchip,國(guó)芯科技,杭州國(guó)芯,國(guó)芯 崗位職責(zé):負(fù)責(zé)芯片的設(shè)計(jì)驗(yàn)證與驗(yàn)證計(jì)劃制定。
任職要求:
1.本科及以上學(xué)歷,電子相關(guān)專業(yè),熟悉ic設(shè)計(jì)與驗(yàn)證技術(shù);
2.熟悉verilog和面向?qū)ο缶幊?有芯片設(shè)計(jì)驗(yàn)證項(xiàng)目經(jīng)驗(yàn)者優(yōu)先;
3.掌握system verilog或熟悉uvm、vmm者優(yōu)先。
第8篇 芯片設(shè)計(jì)驗(yàn)證工程師崗位職責(zé)芯片設(shè)計(jì)驗(yàn)證工程師職責(zé)任職要求
芯片設(shè)計(jì)驗(yàn)證工程師崗位職責(zé)
工作職責(zé):
1. 負(fù)責(zé)soc芯片noc架構(gòu)設(shè)計(jì)、仿真與實(shí)現(xiàn)
2. 負(fù)責(zé)soc性能分析與優(yōu)化，功耗預(yù)估
任職資格:
1. 熟悉計(jì)算機(jī)體系結(jié)構(gòu)
2. 精通amba總線協(xié)議
3. 有過(guò)至少一種商用noc產(chǎn)品的開發(fā)經(jīng)驗(yàn)，例如arteris，netspeed，sonics。
4. 熟悉芯片前端開發(fā)流程，熟練使用nlint/spyglass/vcs等相關(guān)工具。
5. 了解bsp，linu_內(nèi)核等基礎(chǔ)知識(shí)，能夠進(jìn)行軟件硬件功能劃分
6. 了解芯片后端流程，能夠根據(jù)floorplan、時(shí)序情況以及時(shí)鐘域、電源域情況，調(diào)整noc架構(gòu)
7. 良好的溝通能力和團(tuán)隊(duì)合作能力工作職責(zé):
1. 負(fù)責(zé)soc芯片noc架構(gòu)設(shè)計(jì)、仿真與實(shí)現(xiàn)
2. 負(fù)責(zé)soc性能分析與優(yōu)化，功耗預(yù)估
任職資格:
1. 熟悉計(jì)算機(jī)體系結(jié)構(gòu)
2. 精通amba總線協(xié)議
3. 有過(guò)至少一種商用noc產(chǎn)品的開發(fā)經(jīng)驗(yàn)，例如arteris，netspeed，sonics。
4. 熟悉芯片前端開發(fā)流程，熟練使用nlint/spyglass/vcs等相關(guān)工具。
5. 了解bsp，linu_內(nèi)核等基礎(chǔ)知識(shí)，能夠進(jìn)行軟件硬件功能劃分
6. 了解芯片后端流程，能夠根據(jù)floorplan、時(shí)序情況以及時(shí)鐘域、電源域情況，調(diào)整noc架構(gòu)
7. 良好的溝通能力和團(tuán)隊(duì)合作能力
第9篇 芯片邏輯設(shè)計(jì)崗位職責(zé)
芯片設(shè)計(jì)(邏輯設(shè)計(jì))工程師 九州華興集成電路設(shè)計(jì)(北京)有限公司 九州華興集成電路設(shè)計(jì)(北京)有限公司,九州華興,九州華興 (1)數(shù)字邏輯設(shè)計(jì)工程師:
要求:碩士,2年以上數(shù)字前端設(shè)計(jì)經(jīng)驗(yàn)。加分項(xiàng):有dma模塊設(shè)計(jì)經(jīng)驗(yàn)。
(2)數(shù)字邏輯設(shè)計(jì)(驗(yàn)證)工程師:
要求:碩士,1年以上數(shù)字前端設(shè)計(jì)經(jīng)驗(yàn)。熟悉pcie協(xié)議,有相關(guān)設(shè)計(jì)經(jīng)驗(yàn)。
(3)fpga設(shè)計(jì)工程師:負(fù)責(zé)與板卡和fpga相關(guān)問(wèn)題的調(diào)試、解決、fpga邏輯設(shè)計(jì)。
要求:熟悉fpga邏輯設(shè)計(jì),熟練使用quartus ii 調(diào)試分析altera fpga。兩年以上工作經(jīng)驗(yàn)。
第10篇 芯片前端設(shè)計(jì)崗位職責(zé)
芯片前端設(shè)計(jì)師 職責(zé)描述:
負(fù)責(zé)芯片設(shè)計(jì)項(xiàng)目中數(shù)字前端設(shè)計(jì)開發(fā)工作,包括文檔編寫,rtl編碼、形式驗(yàn)證、綜合時(shí)序驗(yàn)證等工作,實(shí)現(xiàn)芯片功能、性能要求等;
任職要求:
1.電子工程,微電子相關(guān)專業(yè)本科及以上學(xué)歷;3年以上前端設(shè)計(jì)開發(fā)工作經(jīng)驗(yàn);
2.熟悉asic設(shè)計(jì)流程,熟練使用verilog,熟練使用各種eda工具,熟悉邏輯綜合工具等;
3.有豐富的頂層設(shè)計(jì)和前端ip集成經(jīng)驗(yàn)優(yōu)先;有算法開發(fā)經(jīng)驗(yàn),可高效的實(shí)現(xiàn)算法到aisc映射者優(yōu)先;
4.熟悉pcie&a_i等協(xié)議,內(nèi)部總線互聯(lián)設(shè)計(jì)及深度學(xué)習(xí)背景者優(yōu)先;
5.具有良好的溝通能力和團(tuán)隊(duì)合作精神。 有豐富的頂層設(shè)計(jì)和前端ip集成經(jīng)驗(yàn)優(yōu)先;有算法開發(fā)經(jīng)驗(yàn),可高效的實(shí)現(xiàn)算法到aisc映射者優(yōu)先; 職責(zé)描述:
負(fù)責(zé)芯片設(shè)計(jì)項(xiàng)目中數(shù)字前端設(shè)計(jì)開發(fā)工作,包括文檔編寫,rtl編碼、形式驗(yàn)證、綜合時(shí)序驗(yàn)證等工作,實(shí)現(xiàn)芯片功能、性能要求等;
任職要求:
1.電子工程,微電子相關(guān)專業(yè)本科及以上學(xué)歷;3年以上前端設(shè)計(jì)開發(fā)工作經(jīng)驗(yàn);
2.熟悉asic設(shè)計(jì)流程,熟練使用verilog,熟練使用各種eda工具,熟悉邏輯綜合工具等;
3.有豐富的頂層設(shè)計(jì)和前端ip集成經(jīng)驗(yàn)優(yōu)先;有算法開發(fā)經(jīng)驗(yàn),可高效的實(shí)現(xiàn)算法到aisc映射者優(yōu)先;
4.熟悉pcie&a_i等協(xié)議,內(nèi)部總線互聯(lián)設(shè)計(jì)及深度學(xué)習(xí)背景者優(yōu)先;
5.具有良好的溝通能力和團(tuán)隊(duì)合作精神。
第11篇 數(shù)字芯片設(shè)計(jì)工程師崗位職責(zé)數(shù)字芯片設(shè)計(jì)工程師職責(zé)任職要求
數(shù)字芯片設(shè)計(jì)工程師崗位職責(zé)
職責(zé)描述:
1、根據(jù)系統(tǒng)工程師的要求，設(shè)計(jì)相應(yīng)的低速數(shù)字電路通信的接口模塊(i2c，spi，uart等)。
2、根據(jù)系統(tǒng)工程師的要求，設(shè)計(jì)相應(yīng)的寄存器控制模塊，校驗(yàn)算法，狀態(tài)機(jī)。
3、熟悉后端流程，可將驗(yàn)證完的rtl生成相關(guān)數(shù)字電路的gds。
4、完成相關(guān)數(shù)字電路模塊在fpga上的驗(yàn)證，搭建mcu，fpga的驗(yàn)證平臺(tái)，參與芯片的數(shù)字部分測(cè)試。
任職要求:
1、全日制本科或以上學(xué)歷，電子、電氣、自動(dòng)化、計(jì)算機(jī)/軟件或相關(guān)專業(yè)。
2、有一定的數(shù)字電路基礎(chǔ)，熟悉通用接口協(xié)議，如i2c，spi， uart等;能夠自主完成數(shù)字電路模塊再fpga上的驗(yàn)證。
3、能熟練使用nc verilog， modelsim等數(shù)字rtl設(shè)計(jì)工具，能自主開發(fā)簡(jiǎn)單的控制狀態(tài)機(jī)等數(shù)字模塊。
4、熟悉cadence encounter，primetime等后端工具，若有后端設(shè)計(jì)經(jīng)驗(yàn)，優(yōu)先考慮。
工作要求:
1.工作態(tài)度積極，責(zé)任心強(qiáng)。
2.很強(qiáng)的自我管理能力，能獨(dú)立承擔(dān)工作壓力。
3.高度的工作熱情，良好的團(tuán)隊(duì)合作精神。
第12篇 asic芯片設(shè)計(jì)崗位職責(zé)
asic design engineer 芯片設(shè)計(jì) 崗位職責(zé)
1. participate in video/ddr/soc ip or top design for all frontend phase
2. specification define
3. rtl implementation
4. analysis and optimization for performance
5. analysis and optimization for power
6. analysis and optimization for timing
7. design flow: lint/synthesis/sta/formal check
8. silicon debugging
任職條件
1. ms with 5+ years of e_perience in asic design
2.e_perience with video/ddr/soc design are highly desirable
3. e_perience with all phases of frontend architecture, design and validation
4. rtl coding, design reviews, syn, cdc, function coverage reviews
5.demonstrated work e_perience with timing analysis, area and power optimizations, performance analysis, debug ability, ecos, and post-silicon debug
6. e_cellent knowledge of verilog and popular eda simulation & implementation tools
7. good e_perience in scripting languages like perl, uni_ shell or similar languages 崗位職責(zé)
1. participate in video/ddr/soc ip or top design for all frontend phase
2. specification define
3. rtl implementation
4. analysis and optimization for performance
5. analysis and optimization for power
6. analysis and optimization for timing
7. design flow: lint/synthesis/sta/formal check
8. silicon debugging
任職條件
1. ms with 5+ years of e_perience in asic design
2.e_perience with video/ddr/soc design are highly desirable
3. e_perience with all phases of frontend architecture, design and validation
4. rtl coding, design reviews, syn, cdc, function coverage reviews
5.demonstrated work e_perience with timing analysis, area and power optimizations, performance analysis, debug ability, ecos, and post-silicon debug
6. e_cellent knowledge of verilog and popular eda simulation & implementation tools
7. good e_perience in scripting languages like perl, uni_ shell or similar languages
第13篇 芯片設(shè)計(jì)工程師（前端數(shù)字邏輯設(shè)計(jì)）職位描述與崗位職責(zé)任職要求
職位描述：
任職需求：
1. 精通verilog語(yǔ)言
2. 熟悉nlint/spyglass/vcs等相關(guān)工具
3. 了解uvm方法學(xué)
4. 2~3年芯片設(shè)計(jì)經(jīng)驗(yàn)
5. 1個(gè)以上asic項(xiàng)目設(shè)計(jì)經(jīng)驗(yàn)
6. 精通amba協(xié)議
7. 良好的溝通能力和團(tuán)隊(duì)合作能力
有下列經(jīng)驗(yàn)優(yōu)先考慮：
1. 芯片集成經(jīng)驗(yàn)
2. amba總線互聯(lián)設(shè)計(jì)
3. ddr2/3設(shè)計(jì)調(diào)試經(jīng)驗(yàn)
4. serdes設(shè)計(jì)調(diào)試經(jīng)驗(yàn)
5. 熟悉fc-ae-1553協(xié)議
第14篇 模擬芯片設(shè)計(jì)工程師崗位職責(zé)
模擬混合芯片設(shè)計(jì)工程師 瀚芯咨詢 上海瀚芯商務(wù)咨詢有限公司,瀚芯咨詢,瀚芯 our client is global leader leader in analog/mi_ ic.
location: shanghai
responsibilities
·design, and validation of analog interface ics such as data converters (adc/dac), ldo, low noise amplifiers, bandgap, etc...
·design, and validation of high precision and performance, low power analog circuits
·providing technical guidance to layout, application, and validation engineers
·create through specifications, review documents, and follow established design flow to ma_imize first silicon success
requirements & education:
·master and above degree with at least 3 years of e_perience
·e_perienced in designing mi_ed-signal circuits in deep sub-micron processes
·e_perienced in low power, high performance precision analog mi_ed-signal designs including op-amps, comparators, bandgap references, ldos, pgas, audio mi_ers, analog volume controls, and sensor front-ends
第15篇 芯片物理設(shè)計(jì)工程師崗位職責(zé)芯片物理設(shè)計(jì)工程師職責(zé)任職要求
芯片物理設(shè)計(jì)工程師崗位職責(zé)
芯片物理設(shè)計(jì)工程師 九州華興集成電路設(shè)計(jì)(北京)有限公司 九州華興集成電路設(shè)計(jì)(北京)有限公司，九州華興 work with frond-end design team and physical design team for large scale asic chip physical implementation ( hierarchical design ). include top level physical partition ， block sizing and shaping ， block port assignment， power planning ， top/block level p&r implementation .
work for project high quality and on time delivery.
responsibilities :
1. responsible for verilog to gds implementation ， power signoff ，area evaluation ，timing closure ，sta，physical verification
2. e_perienced in eda tools (e.g. synopsys ，candence ， mentor etc)
3. critical issue resolve on top congestion or timing issues.
4. better be e_pert on one or more aspect like : clock tree synthesis /power/physical verification.
skills and knowledge:
1. good knowledge for synthesis ， floorplan ， place-and-route ， timing closure ， dfm ， dft， power analysis， signal integrity analysis ， hierarchical flow
2. good at using script processing.(tcl、perl……)
3. project tapeout e_perience is needed
4. 28nm and beyond (advanced node) tapeout e_perience is a good plus.
5. strong verbal communication and interpersonal skills to work closely with a variety of individual
6. team work spirit
qualifications
education and e_perience
msee with 3+ years or bachelor with 5+ of industrial e_perience of deep submicron digital asic design.
第16篇 系統(tǒng)/芯片架構(gòu)設(shè)計(jì)工程師職位描述與崗位職責(zé)任職要求
職位描述：
崗位描述：
負(fù)責(zé)系統(tǒng)架構(gòu)演進(jìn)，解決人工智能算法落地過(guò)程中遇到的工程與優(yōu)化問(wèn)題；
負(fù)責(zé)芯片架構(gòu)演進(jìn)，對(duì)接產(chǎn)品需求、定義soc的規(guī)格與架構(gòu)；
負(fù)責(zé)微體系結(jié)構(gòu)設(shè)計(jì)，定義soc中關(guān)鍵ip的規(guī)格與微體系結(jié)構(gòu)；
任職要求：
1、計(jì)算機(jī)、電子工程、微電子等相關(guān)專業(yè)，博士畢業(yè)兩年及以上；
2、具有soc設(shè)計(jì)經(jīng)驗(yàn)，對(duì)soc關(guān)鍵ip（cpu、isp、dsp、a_i等）有工程經(jīng)驗(yàn)者、熟悉低功耗soc設(shè)計(jì)者優(yōu)先；
3、熟悉異構(gòu)計(jì)算體系結(jié)構(gòu)，對(duì)cuda、opencl等異構(gòu)編程框架有經(jīng)驗(yàn)者優(yōu)先；
4、具有獨(dú)立解決問(wèn)題的能力，良好的溝通以及協(xié)調(diào)能力，具有敬業(yè)精神；
